Il presente volume è principalmente rivolto agli studenti che frequentano corsi di Reti Logiche sia presso i corsi di Laurea sia presso corsi di Diploma della Facoltà di Ingegneria. In particolare, tutti i testi proposti sono tratti da compiti di esame assegnati negli ultimi anni presso il Politecnico di Torino nei corsi di Reti Logiche per il Corso di Laurea in Ingegneria Informatica, per il Diploma Universitario in Ingegneria Informatica (sede di Ivrea) e per il Diploma Universitario a distanza del Consorzio Nettuno (poli di Torino ed Alessandria). Il testo fa riferimento, per quanto riguarda la terminologia adottata e le metodologie impiegate, a quanto illustrato nel volume "Reti Logiche" (F. Corno e P. Prinetto, ed. Levrotto e Bella, Torino, 1995) e presenta, per la maggior parte degli esercizi proposti, sia una possibile soluzione sia un commento alla medesima. Gli esercizi riguardano la progettazione, secondo diverse metodologie di sintesi, di circuiti combinatori e sequenziali. Parecchi esercizi sono svolti in modi diversi, offrendo le soluzioni ritenute via via più appropriate alla metodologia di sintesi prescelta. A titolo di esempio, nel caso di sintesi manuale, particolare enfasi viene data a realizzazioni al livello gerarchico di astrazione RT, in linguaggio VHDL e nel caso di sintesi parzialmente automatica viene fornita una descrizione in un formato accettato dal minimizzatore logico Espresso. Gli autori ringraziano anticipatamente quei lettori che vorranno gentilmente segnalare, ai sottoelencati indirizzi di posta elettronica, sia eventuali inesattezze sia soluzioni alternative a quelle proposte nel testo.
- 191 pagine
- Italian
- PDF
- Disponibile su iOS e Android
eBook - PDF
Reti logiche. Esercizi commentati e risolti
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Informazioni
Argomento
InformaticaCategoria
Ingegneria informaticaIndice dei contenuti
- Cover
- Title Page
- Indice
- Prefazione
- 1 - Cubi e coperture
- 2 - Circuiti combinatori
- 3 - Progetto di FSM semplici
- Appendice A: libreria di componenti
- Appendice B: Stili di descrizione in VHDL
- Back Cover
Domande frequenti
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